摘要一块手机芯片里有超过100亿个晶体管这些晶体管是从一粒沙子变来的。整个过程需要3~6个月经过上千道工序每一步的良率损失累积起来最终决定了芯片的成本。我在FAB工作这些年最震撼的就是看到原始的硅片经过数百道工序变成精密的集成电路芯片的全过程。今天用这篇文章从工程师视角把晶圆制造从0到1讲清楚。一、背景从砂子到晶圆的蜕变起点我们都知道芯片的原材料是硅Si而硅的最常见来源就是沙子二氧化硅。但从沙子到能用于芯片制造的电子级硅中间要经历漫长的提纯过程。硅的提纯分为三个阶段冶金级硅MG-Si纯度99.9%来自电弧炉还原石英砂用于铝合金等行业太阳能级硅SoG-Si纯度99.9999%6N可以用于光伏面板电子级硅EG-Si纯度99.9999999%9N以上用于芯片制造一万亿个硅原子中杂质不能超过1个2018年我们建新FAB的时候正好碰上全球硅片涨价一块12吋硅片的价格从30美元涨到了120美元。那段时间我们天天和采购开会讨论怎么降低硅片消耗。二、单晶硅生长Czochralski法的工业实践电子级硅是是多晶硅Polycrystalline需要通过CZ法Czochralski直拉法或FZ法Floating Zone悬浮区熔法拉出单晶硅棒。CZ法把多晶硅放进石英坩埚里加热到1420°C以上熔化用单晶硅籽晶接触液面边旋转边提拉凝固成单晶硅棒。目前90%以上的硅片用CZ法生产FZ法利用高频感应加热在多晶硅棒内部形成熔区从上到下扫过得到更高纯度的单晶硅。电阻率更高但直径受限主要用于8吋以下FAB最常用的是12吋300mmCZ硅片。一根300mm硅棒长约2米直径300mm可以切割出约800片硅片。三、晶圆制造完整流程图解▲ 图1晶圆制造从原材料到成品晶圆的完整流程四、核心前道工序详解4.1 热氧化Thermal Oxidation硅片在高温900~1200°C下与氧气或水蒸气反应在表面生长一层SiO₂氧化层。这层氧化硅是晶体管栅极介电层的核心材料。干氧氧化纯O₂反应氧化层质量高但生长慢用于栅极氧化层湿氧氧化H₂O反应生长快但质量略差用于隔离氧化层先进制程28nm已改用高K介质HfO₂替代SiO₂大幅降低栅极漏电流4.2 离子注入Ion Implantation离子注入机把磷、硼、砷等杂质离子加速到很高的能量几千~几十万电子伏特轰击进硅片里改变局部区域的导电类型N型或P型。这是形成晶体管源漏区的关键步骤。注入能量决定掺杂深度能量越高离子穿得越深注入剂量决定掺杂浓度剂量越高电阻率越低注入后需要退火Annealing激活掺杂离子修复晶格损伤4.3 薄膜沉积PVD/CVD/ALD芯片是多层结构不同层之间需要沉积金属或绝缘薄膜这个案例告诉我们在先进制程温度控制必须精确到±1°C以内任何工艺窗口的偏差都会被放大成良率问题。六、晶圆制造良率提升代码以下Python代码计算Fab综合良率并按工序分解各环节的良率贡献import matplotlib.pyplot as pltimport numpy as npclass FabYieldAnalyzer:def __init__(self, product_name):self.product product_nameself.steps {} # {工序名: 良率}def add_step(self, step_name, yield_rate):添加一道工序的良率 (%)self.steps[step_name] yield_rate / 100.0def get_overall_yield(self):overall 1.0for y in self.steps.values():overall * yreturn overall * 100def find_bottleneck(self):找出良率最低的工序瓶颈return min(self.steps, keyself.steps.get), min(self.steps.values()) * 100def plot_yield_waterfall(self, save_pathyield_waterfall.png):names list(self.steps.keys())yields list(self.steps.values())cum_yield [1.0]for y in yields[:-1]:cum_yield.append(cum_yield[-1] * y)fig, (ax1, ax2) plt.subplots(1, 2, figsize(14, 5))fig.suptitle(f{self.product} 各工序良率分析, fontsize14, fontweightbold)# 左图柱状图colors [#E74C3C if y 0.995 else #27AE60 for y in yields]bars ax1.bar(names, [y*100 for y in yields], colorcolors, alpha0.8)ax1.set_ylabel(良率 (%))ax1.set_title(各工序良率, fontsize11)ax1.set_ylim(99.0, 100.1)ax1.tick_params(axisx, rotation45)for bar, y in zip(bars, yields):ax1.text(bar.get_x()bar.get_width()/2, bar.get_height()0.02,f{y*100:.2f}%, hacenter, fontsize7)# 右图累计良率ax2.plot(range(len(names)1), [1.0]cum_yield, b-o, markersize5)ax2.axhline(self.get_overall_yield()/100, colorr, linestyle--, labelf综合良率{self.get_overall_yield():.2f}%)ax2.set_xticks(range(len(names)))ax2.set_xticklabels(names, rotation45, fontsize8)ax2.set_ylabel(累计良率)ax2.set_title(累计良率曲线, fontsize11)ax2.legend()ax2.set_ylim(0.9, 1.01)plt.tight_layout()plt.savefig(save_path, dpi150, bbox_inchestight)plt.close()print(f良率分析图已保存: {save_path})print(f综合良率: {self.get_overall_yield():.2f}%)bottleneck, bottleneck_y self.find_bottleneck()print(f瓶颈工序: {bottleneck} ({bottleneck_y:.2f}%))# 使用示例14nm CMOS工艺良率分析analyzer FabYieldAnalyzer(14nm CMOS Logic)steps [(晶圆来料检验, 99.8), (热氧化, 99.95), (离子注入, 99.9),(光刻, 99.5), (刻蚀, 99.7), (沉积, 99.85),(CMP平坦化, 99.9), (金属化, 99.8), (退火激活, 99.95),(电性测试, 99.3), (最终检验, 99.98)]for name, y in steps:analyzer.add_step(name, y)analyzer.plot_yield_waterfall() 代码说明为什么这样写七、实施建议新建FAB工艺导入建议良率监控系统建设八、进阶方向先进封装带来的新挑战摩尔定律走到3nm以下单纯靠缩小晶体管来提升性能越来越难。先进封装Advanced Packaging成为新战场我个人的判断未来10年半导体行业一半的增长将来自先进封装而不是前道工艺节点的继续缩小。做FAB工程师的同行也要开始关注封装知识了。────────────────────────────────────────────────── 你在晶圆制造中印象最深的经历是什么 VIP资源晶圆制造各工序良率追踪模板含自动计算、瀑布图、趋势分析点击右侧下载专区获取。PVD物理气相沉积用于金属层Al、Cu、Ti、TiN溅射法为主CVD化学气相沉积用于氧化层、氮化硅、多晶硅温度驱动化学反应ALD原子层沉积最精密的沉积方式一层一层生长厚度控制精度达0.1Å▲ 图212吋晶圆FAB各工艺环节成本占比数据来源IBS估算五、一次工艺窗口优化的实战案例2020年我们导入14nm新工艺的时候离子注入后的退火工艺出现了良率分层问题——做电性测试的时候PMOS的阈值电压Vt散差特别大。根本原因退火温度分布不均匀晶圆中心比边缘低了15°C导致杂质激活率不一致解决方案在退火机的晶圆托盘上加装了温度反馈控制环实时调节加热功率效果阈值电压散差从±45mV降到了±18mV良率提升了4个百分点综合良率 各工序良率的乘积这是FAB良率计算的基本原则瀑布图用红色标记低良率工序99.5%一眼看出瓶颈在哪累计良率曲线直观显示每道工序对整体的拖累程度帮助工程师决策优化优先级前3个月以稳定良率为主不要急于提升产能宁可少做也要做对3~6个月优化工艺窗口找到最佳参数组合建立SPC控制基线6~12个月推进良率提升项目重点攻克瓶颈工序目标综合良率95%每道关键工序必须部署量测设备建立完整的测量-分析-反馈闭环使用统计分析DOE优化工艺参数不要靠经验试错成本太高CoWoSChip on Wafer on Substrate台积电的封装技术把HBM内存和SoC芯片封装在一起用于AI芯片SoICSystem on Integrated Chips台积电的3D堆叠技术通过混合键合Hybrid Bonding实现芯片间10μm的互连间距Chiplet小芯片把不同功能的裸芯片Die用先进封装集成降低单芯片成本提升良率
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